本发明公开了一种基于FPGA的CRC并行运算IP核，包括CRC位宽自动识别模块、refin配置模块、特征矩阵生成模块、CRC生成运算模块、CRC检查运算模块、refout/xorout配置模块；CRC位宽自动识别模块识别输入的生成多项式的位宽，特征矩阵计算模块采用矩阵列变换的方式实现特征矩阵n次方的运算，CRC生成运算模块和CRC检查运算模块会根据得到的特征矩阵、CRC位宽、并行计算位宽来进行CRC生成和CRC检查相关的计算。本发明适用于8bit、16bit、32bit的CRC位宽，任意生成多项式，以及8bit、16bit、32bit并行运算位宽的CRC计算。